Fujifilm Xeon S26361-F3099-L828 データシート

19

The front side bus signals have been combined into groups by buffer type. AGTL+ input signals 
have differential input buffers, which use GTLREF as a reference level. In this document, the term 
“AGTL+ Input” refers to the AGTL+ input group as well as the AGTL+ I/O group when receiving. 
Similarly, “AGTL+ Output” refers to the AGTL+ output group as well as the AGTL+ I/O group 
when driving. AGTL+ asynchronous outputs can become active anytime and include an active 
pMOS pull-up transistor to assist during the first clock of a low-to-high voltage transition.

With the implementation of a source synchronous data bus comes the need to specify two sets of 
timing parameters. One set is for common clock signals whose timings are specified with respect to 
rising edge of BCLK0 (ADS#, HIT#, HITM#, etc.) and the second set is for the source 
synchronous signals which are relative to their respective strobe lines (data and address) as well as 
rising edge of BCLK0. Asynchronous signals are still present (A20M#, IGNNE#, etc.) and can 
become active at any time during the clock cycle. 

 identifies which signals are common 

clock, source synchronous and asynchronous.