Fujifilm Xeon DP S26361-F3310-L280 データシート

79

Several configuration options can be configured by hardware. The Low Voltage Intel

®

 Xeon™ 

processor with 800 MHz system bus samples its hardware configuration at reset, on the active-to-
inactive transition of RESET#. For specifics on these options, please refer to 

The sampled information configures the processor for subsequent operation. These configuration 
options cannot be changed except by another reset. All resets reconfigure the processor, for reset 
purposes, the processor does not distinguish between a “warm” reset and a “power-on” reset.

1. Asserting this signal during RESET# will select the corresponding option.
2. Address pins not identified in this table as configuration options should not be asserted during RESET#.
3. The Low Voltage Intel

®

 Xeon™ processor with 800 MHz system bus only uses the BR0# and BR1# signals. 

Platforms must not use BR2# and BR3# signals. 

The processor allows the use of HALT, Stop-Grant and Sleep states to reduce power consumption 
by stopping the clock to internal sections of the processor, depending on each particular state. See 

 for a visual representation of the processor low power states.

The Stop Grant state requires chipset and BIOS support on multiprocessor systems. In a 
multiprocessor system, all the STPCLK# signals are bussed together, thus all processors are 
affected in unison. The Hyper-Threading Technology feature adds the conditions that all logical 
processors share the same STPCLK# signal internally. When the STPCLK# signal is asserted, the 
processor enters the Stop Grant state, issuing a Stop Grant Special Bus Cycle (SBC) for each 
processor or logical processor. The chipset needs to account for a variable number of processors 
asserting the Stop Grant SBC on the bus before allowing the processor to be transitioned into one 
of the lower processor power states. Refer to the applicable chipset specification for more 
information.

Output tristate

SMI#

1,2

Execute BIST (Built-In Self Test)

INIT#

1,2

In Order Queue de-pipelining (set IOQ depth to 1)

A7#

1,2

Disable MCERR# observation

A9#

1,2

Disable BINIT# observation

A10#

1,2

Disable bus parking

A15#

1,2

Symmetric agent arbitration ID

BR[3:0]#

1,2,3

Disable Hyper-Threading Technology

A31#

1,2