Texas Instruments LM25069MM-2EVAL - Evaluation Board LM25069MM-2EVAL/NOPB LM25069MM-2EVAL/NOPB データシート

V

GSL

0

V

DS

0

Drain Current

12V

0

V

IN

Normal 

Operation

Constant 

Power

V

TH

I

LIM

, 5A

Turn-on

Source Voltage

Gate-to-

is increasing to I

LIM

. When the drain currrent reaches the current limit threshold (5 Amps), it is then

maintained constant as the output voltage continues to increase. When the output voltage reaches the
input voltage (V

DS

decreases to near zero), the drain current then reduces to a value determined by the

load. Q1’s gate-to-source voltage then increases to its final value. The circuit is now in normal operation
mode.

Monitoring of the load current for faults during normal operation is accomplished using the current limit
circuit described above. If the load current increases to 5 Amps (50 mV across R10), Q1’s gate is
controlled to prevent the current from increasing further. When current limiting takes effect, the fault timer
limits the duration of the fault. At the end of the fault timeout period Q1 is shut off, denying current to the
load. The LM25069-2 then initiates a restart every 1.8 seconds. The restart consists of turning on Q1 and
monitoring the load current to determine if the fault is still present. After the fault is removed, the circuit
powers up to normal operation at the next restart.

In a sudden overload condition (e.g., the output is shorted to ground), it is possible the current could
increase faster than the response time of the current limit circuit. In this case, the circuit breaker sensor
shuts off Q1’s gate rapidly when the voltage across R10 reaches

≊

95 mV. When the current reduces to

the current limit threshold, the current limit circuitry then takes over.

The PGD logic level output is low during turn-on, and switches high when the output voltage at OUT has
increased to within 1.3V of the input voltage, signifying the turn-on procedure is essentially complete. If the
OUT voltage decreases more than 1.9V below VIN due to a fault, PGD switches low. The high level
voltage at PGD can be any appropriate voltage up to +17V, and can be higher or lower than the voltages
at VIN and OUT.

The UVLO and OVLO thresholds are set by resistors R1-R3. The threshold at the UVLO pin is 1.17V, and
is 1.16V at the OVLO pin. The internal 20 µA current sources provide hysteresis for each of the
thresholds.

The pictorial in

shows the placement of the circuit components. The following should be kept in

mind when the board is powered:

1. Use CAUTION when probing the circuit to prevent injury, as well as possible damage to the circuit.

2. At maximum load current (5A), the wire size and length used to connect the power source and the load

become important. The wires connecting this evaluation board to the power source SHOULD BE
TWISTED TOGETHER to minimize inductance in those leads. The same applies for the wires
connecting this board to the load. This recommendation is made in order to minimize high voltage
transients from occurring when the load current is shut off.

3

SNVA388D – February 2009 – Revised May 2013

Copyright © 2009–2013, Texas Instruments Incorporated