Microchip Technology ARD00330 データシート

 2010 Microchip Technology Inc.

DS39979A-page 325

For PIC18F87J72 family devices, the WDT is driven by
the INTRC oscillator. When the WDT is enabled, the
clock source is also enabled. The nominal WDT period is
4 ms and has the same stability as the INTRC oscillator.
The 4 ms period of the WDT is multiplied by a 16-bit
postscaler. Any output of the WDT postscaler is
selected by a multiplexer, controlled by the WDTPS bits
in Configuration Register 2H. Available periods range
from 4 ms to 131.072 seconds (2.18 minutes). The
WDT and postscaler are cleared whenever a SLEEP or
CLRWDT instruction is executed, or a clock failure
(primary or Timer1 oscillator) has occurred. 

26.2.1

CONTROL REGISTER

The WDTCON register (Register 26-9) is a readable
and writable register. The SWDTEN bit enables or dis-
ables WDT operation. This allows software to override
the WDTEN Configuration bit and enable the WDT only
if it has been disabled by the Configuration bit.

Note 1: The  CLRWDT and SLEEP instructions

clear the WDT and postscaler counts
when executed.

2: When a CLRWDT instruction is executed,

the postscaler count will be cleared.

INTRC Oscillator

WDT 

Wake-up from

Reset

WDT

WDT Counter

Programmable Postscaler

1:1 to 1:32,768

Enable WDT

WDTPS<3:0>

SWDTEN

CLRWDT

4

Power-Managed

Reset

All Device Resets

Sleep

INTRC Control

128

Modes