Analog Devices ADP1878 Evaluation Board ADP1878-1.0-EVALZ ADP1878-1.0-EVALZ データシート

 

Rev. B | Page 18 of 40 

Each 

 has an internal regulator (VREG) 

for biasing and supplying power for the integrated N-channel 
MOSFET drivers. Place a bypass capacitor directly across the 
VREG (Pin 7) and PGND (Pin 13) pins. Included in the power-
up sequence is the biasing of the current sense amplifier, the 
current sense gain circuit (see the Programming Resistor (RES) 
Detect Circuit section), the soft start circuit, and the error 
amplifier.  
The current sense blocks provide valley current information 
(see the Programming Resistor (RES) Detect Circuit section) 
and they are a variable of the compensation equation for loop 
stability (see the Compensation Network section). In a process 
performed by the RES detect circuit, the valley current informa-
tion is extracted by forcing 0.4 V across the RES and PGND pins 
generating current. The current through the RES resistor is used 
to set the current sense amplifier gain (see the Programming 
Resistor (RES) Detect Circuit section). This process takes approx-
imately 800 µs, after which time the drive signal pulses appear at 
the DRVL and DRVH pins synchronously, and the output voltage 
begins to rise in a controlled manner through the soft start 
sequence. 
The soft start and error amplifier blocks determine the rise time 
of the output voltage (see the Soft Start section). At the beginning 
of a soft start, the error amplifier charges the external compensa-
tion capacitor, causing the COMP pin to rise (see Figure 65). 
Tying the VREG pin to the EN pin via a pull-up resistor causes 
the voltage at the EN pin to rise above the enable threshold of 
630 mV, thereby enabling the 

The 

 employs externally programmable, soft start 

circuitry that charges up a capacitor tied to the SS pin to GND. 
This prevents input inrush current through the external MOSFET 
from the input supply (V

IN

). The output tracks the ramping voltage 

by producing PWM output pulses to the high-side MOSFET. The 
purpose is to limit the inrush current from the high voltage 
input supply (V

IN

) to the output (V

OUT

).  

The 

 have precision enable circuitry. The 

precision enable threshold is 630 mV including 30 mV of 
hysteresis (see Figure 66). Connecting the EN pin to GND 
disables the 

, reducing the supply current 

of the device to approximately 140 µA.  

The undervoltage lockout (UVLO) feature prevents the device 
from operating both the high- and low-side N-channel MOSFETs 
at extremely low or undefined input voltage (V

IN

) ranges. 

Operation at an undefined bias voltage can result in the 
incorrect propagation of signals to the high-side power switches. 
This, in turn, results in invalid output behavior that can cause 
damage to the output devices, ultimately destroying the device 
tied at the output. The UVLO level is set at 2.65 V (nominal). 

The 

 use an on-board LDO to bias the 

internal digital and analog circuitry. With proper bypass 
capacitors connected to the VREG pin (output of the internal 
LDO), this pin also provides power for the internal MOSFET 
drivers. It is recommended to float VREG if VIN is used for 
greater than 5.5 V operation. The minimum voltage at which 
bias is guaranteed to operate is 2.75 V at VREG (see Figure 67). 

For applications where VIN is decoupled from VREG, the 
minimum voltage at VIN must be 2.9 V. It is recommended to tie 
VIN and VREG together if the VIN pin is subjected to a 2.75 V rail. 
 

 

09441-

066

09441-

065

09441-

067