Intel 80C196NU ユーザーズマニュアル

10-23

The EPA interrupt pending register, EPA_PEND, has the same bit structure as the EPA_MASK
register. EPA_PEND is similar to an interrupt pending register in that it shows the status of the
individual capture/compare overrun interrupts. The bits in EPA_PEND can be polled to deter-
mine the exact source of an OVR0_1 or OVR2_3 interrupt. However, hardware does not clear
status bits in this register when it vectors to the interrupt service routine for an interrupt pair
(OVR0_1, OVR2_3) so the user’s code must clear the register. Instead it clears the OVR0_1 or
OVR2_3 bit in the INT_MASK register. Also, software cannot generate an interrupt by setting a
bit in EPA_PEND. 

The multiplexed overrun interrupts should normally be serviced by interrupt service routines be-
cause the PTS cannot determine the exact source of the interrupt. When an OVR0_1 or OVR2_3
occurs, the user’s software service routine can poll the bits of the EPA_PEND register, which has
a bit for each overrun source, to determine which of the four capture/compare channels caused
the interrupt. The individual sources can be masked by bits in the EPA_MASK register.

†

Address:

Reset State:

1F9EH

AAH

When hardware detects a pending EPA3:0 overrun interrupt (OVR3:0), it sets the corresponding bit in 
the EPA interrupt pending (EPA_PEND) register. OVR0 and OVR1 are multiplexed to share one bit 
(OVR0_1) in the INT_PEND1 register. Similarly, OVR2 and OVR3 are multiplexed to share another bit 
(OVR2_3) in the INT_PEND1 register.

—

OVR3

—

OVR2

—

OVR1

—

OVR0

7, 5, 3, 1

Reserved. These bits are undefined.

6, 4, 2, 0

Any set bit indicates that the corresponding overrun interrupt source is pending. 

†

 This register was called EPA_STAT in previous documentation for the 8XC196NP.