Texas Instruments TMS320C6454 사용자 설명서

SPRS311A – APRIL 2006 – REVISED DECEMBER 2006

Peripheral Configuration Register 0 Description:
Updated paragraph and added Note
Changed all bit field resets to R/W-0 and updated

, Peripheral Configuration Register 0

(PERCFG0)
Updated

, Peripheral Configuration Register 0 (PERCFG0) Field Descriptions

EMAC Configuration Register (EMACCFG) Description:
Changed bits 23:19 reset value to R/W-0001b and moved in RMII_RST field to bit 18

, EMAC

Configuration Register (EMACCFG)
Updated Reserved Bits 31:19 Description and RMII_RST Bit 18 Description Values 0 and 1 in

EMAC Configuration Register (EMACCFG) Field Descriptions

Deleted Debugging Considerations
Added new section, Pullup/Pulldown Resistors

Configuration Examples:
Added comments for AEA[12], AEA[11], and AEA[3] and changed SYSCLK3 to SYSCLK4 in comment for
AEA[4] in

, Configuration Example A, and

, Configuration Example B

Memory Architecture:
Updated paragraphs
Updated

, TMS320C6454 L2 Memory Configurations

Device Operating Conditions:
Updated

, Absolute Maximum Ratings Over Operating Case Temperature Range

Updated

, Recommended Operating Conditions

Updated

, Electrical Characteristics Over Recommended Ranges of Supply Voltage and

Operating Case Temperature

Power-Supply Sequencing:
Updated paragraph
Deleted Power-Supply Sequence (Option 1) figure and Timing Requirements for Power-Supply Sequence
(Option 1) table

Preserving Boundary-Scan Functionality on RGMII and DDR2 Memory Pins section:
Added DV

DD15MON

to paragraph and list

Enhanced Direct Memory Access (EDMA3) Controller:
Changed "4 Quick DMA (QDMA) channels" to "8 Quick DMA (QDMA) channels"

EDMA3 Device-Specific Information:
Updated paragraph

EDMA3 Peripheral Register Description(s):
Changed

title to EDMA3 Channel Controller Registers

Updated Hex Address Ranges for Parameter Sets 7, 9, 254, and 255 on

, EDMA3 Parameter RAM

Added

, EDMA3 Transfer Controller 0 Registers,

, EDMA3 Transfer Controller 1

Registers,

, EDMA3 Transfer Controller 2 Registers, and

, EDMA3 Transfer Controller 3

Registers

Interrupt Sources and Interrupt Controller:
Changed Event Number 80 to Reserved in

, C6454 DSP Interrupts

Reset Controller:
Updated System Reset Effect(s), and added Footnote (2) in

, Reset Types

Deleted System Reset Timing figure

Reset Electrical Data/Timing:
Updated Note
Added new Footnote (3) and renumbered Footnotes to (4) and (5) in

, Timing Requirements for

Reset

PLL1 and PLL1 Controller:
Updated

, PLL1 and PLL1 Controller

PLL1 Controller Device-Specific Information:
Updated SYSCLK4 bullet
Updated paragraphs
Updated Footnote (1) in

, PLL1 Clock Frequency Ranges

219