Texas Instruments TMS320C6455 사용자 설명서

Prior to a WRT command, the desired bank and row are activated by the ACTV command. Following the
WRT command, a write latency is incurred. Write latency is equal to CAS latency minus 1. All writes have
a burst length of 8. The use of the DSDDQM outputs allows byte and halfword writes to be executed.

shows the timing for a write on the DDR2 memory controller.

If the transfer request is for less than 8 words, depending on the scheduling result and the pending
commands, the DDR2 memory controller can:

•

Mask out the additional data using DSDDQM outputs

•

Terminate the write burst and start a new write burst

The DDR2 memory controller does not perform the DEAC command until page information becomes
invalid.

The DDR2 memory controller supports memory widths of 16 bits and 32 bits.

summarizes the

addressable memory ranges on the DDR2 memory controller.

×

16

256M bytes

Halfword address

×

32

512M bytes

Word address

20

SPRU970G

–

December 2005

–

Revised June 2011

Copyright

©

2005

–

2011, Texas Instruments Incorporated