Texas Instruments TMS320DM647 사용자 설명서

The DDR2 memory controller can gluelessly interface to most standard DDR2 SDRAM devices and
supports such features as self-refresh mode and prioritized refresh. In addition, it provides flexibility
through programmable parameters such as the refresh rate, CAS latency, and many SDRAM timing
parameters.

The following sections describe the architecture of the DDR2 memory controller as well as how to
interface and configure it to perform read and write operations to DDR2 SDRAM devices. Also,

provides a detailed example of interfacing the DDR2 memory controller to a common DDR2 SDRAM
device.

The DDR2 memory controller is clocked directly from the output of the second phase-locked loop (PLL2)
of the device. The PLL2 multiplies its input clock by 20. This clock is divided by 2 to generate DDR_CLK.
The frequency of DDR_CLK can be determined by using the following formula:

×

×

The second output clock of the DDR2 memory controller, DDR_CLK, is the inverse of DDR_CLK. For
more information on the PLL2, see the device-specific data manual.

Please see the device-specific data manual for information describing the device memory map.

The DDR2 memory controller signals are shown in

and described in

. The following

features are included:

•

The maximum width for the data bus (DDR_D[31:0]) is 32-bits.

•

The address bus (DDR_A[13:0]) is 14-bits wide with an additional 3 bank address pins (DDR_BA[2:0]).

•

Two differential output clocks (DDR_CLK and DDR_CLK) driven by internal clock sources.

•

Command signals: Row and column address strobe (DDR_RAS and DDR_CAS), write enable strobe
(DDR_WE), data strobe (DDR_DQS[3:0] and DDR_DQS[3:0]), and data mask (DDR_DQM[3:0]).

•

One chip select signal (DDR_CS) and one clock enable signal (DDR_CKE).

•

Two on-die termination output signals (DDR_ODT[1:0]).

SPRUEK5A – October 2007

11