Fujitsu FR81S 사용자 설명서

CHAPTER 19: BASE TIMER 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : BASE TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

35 

The bit configuration of status control registers 0, 1 (BTxSTC) is shown below. 

These registers control interrupt requests. 

⋅

 

Reserved bits must be set to "0". 

⋅

 

For the read-modify-write instruction to OVIR, "1" is read out. 

⋅

 

These registers must be accessed in 8-bit mode. 

⋅

 

These registers will also be initialized when reset mode is set (writing of BTxTMCR:FMD= 000). 

 



    BTxSTC : Address Base_addr + 05

 

bit7 

bit6 

bit5 

bit4 

bit3 

bit2 

bit1 

bit0 

 

 

ERR 

EDIE 

Reserved 

OVIE 

Reserved 

EDIR 

Reserved 

OVIR 

Initial value 

0 

0 

0 

0 

0 

0 

0 

0 

Attribute  R,W0 

R/W 

R0,W0 

R/W 

R0,W0 

R,WX 

R0,W0 

R(RM1),

W 

 

[bit7] ERR (ERRor) : Error flag bit 

This bit indicates that the next measurement is completed before the measurement result is read from the data 

buffer register (BTxDTBF) in the continuous measurement mode and the measurement result has been 

overwritten by the new value. The old value is discarded. This bit is cleared to "0" when a value is read from 

the data buffer register (BTxDTBF). 

ERR 

Description 

0 

The measurement result has not been overwritten. 

1 

The measurement result has been overwritten. 

 

[bit6] EDIE (EnD Interrupt Enable) : Measurement completion interrupt request enable bit 

This bit sets whether or not to generate a measurement completion interrupt request when the measurement of 

the 16/32-bit PWC timer is completed (EDIR = 1). 

[bit4] OVIE (OVerflow Interrupt Enable) : Overflow interrupt request enable bit 

This bit sets whether or not to generate an overflow interrupt request when the up counter overflows (OVIR = 

1). 

EDIE/OVIE 

Description 

0 

Disabled 

1 

Enabled 

 
 
 

MN705-00010-1v0-E

668