Elixir 2GB DDR2-800 PC2-6400 SDRAM DIMM M2Y2G64TU8HG5B-AC 사용자 설명서

 

 

Based on 128Mx8 DDR2 SDRAM G-die

 
 

Performance:

 

 

PC2-6400 

Unit 

Speed Sort 

-AC 

DIMM 

 Latency

*

 

5 

f 

CK

  Clock Frequency 

400 

MHz 

t 

CK

  Clock Cycle 

2.5 

ns 

f 

DQ

  DQ Burst Frequency 

800 

Mbps 

 
• JEDEC Standard 240-pin Dual In-Line Memory Module 
• 128Mx64 and 256Mx64 DDR2 Unbuffered DIMM based on 

Elixir 128Mx8 DDR2 SDRAM G-die component 

• Double Data Rate architecture; two data transfer per clock cycle 
• Differential bi-directional data strobe (DQS & ) 
• DQS is edge-aligned with data for reads and is center-aligned 

with data for writes 

• Differential clock inputs (CK & ) 
• Intended for 400MHz applications

 

• Inputs and outputs are SSTL-18 compatible 
• V

DD

 = V

DDQ

 = 1.8V ± 0.1V 

• 7.8 μs Max. Average Periodic Refresh Interval 

 

 

•Programmable Operation: 

- Device 

 Latency: 5 

- Burst Length: 4, 8 

• Auto Refresh (CBR) and Self Refresh Modes 
• Automatic and controlled precharge commands 
• 14/10/1 Addressing (row/column/rank) – 1GB 
• 14/10/2 Addressing (row/column/rank) – 2GB 
• Serial Presence Detect 
• On Die Termination (ODT) 
• OCD impedance adjustment. 
• Gold contacts 
• SDRAMs in 60-ball BGA Package 
• RoHs Compliance. 

 

 

 

M2Y(F)1G64TU88G7(4)B and M2Y(F)2G64TU8HG5(4)B are 240-Pin Double Data Rate 2 (DDR2) Synchronous DRAM Unbuffered Dual 

In-Line Memory Module (UDIMM), organized as one rank 128Mx64 and two ranks 256Mx64 high-speed memory array. 

M2Y(F)1G64TU88G7(4)B uses eight 128Mx8 DDR2 SDRAMs and M2Y(F)2G64TU8G5(4)B uses sixteen 128Mx8 DDR2 SDRAMs in 

BGA packages. These DIMMs are manufactured using raw cards developed for broad industry use as reference designs. The use of 

these common design files minimizes electrical variation between suppliers. All Elixir DDR2 SDRAM DIMMs provide a high-performance, 

flexible 8-

byte interface in a 5.25” long space-saving footprint. 

The DIMM is intended for use in applications operating up to 400MHz clock speeds and achieves high-speed data transfer rates of up to 

800Mbps. Prior to any access operation, the device 

 latency and burst / length /operation type must be programmed into the DIMM 

by address inputs A0-A13 and I/O inputs BA0, BA1 and BA2 using the mode register set cycle. 

The DIMM uses serial presence-detect implemented via a serial 2,048-bit EEPROM using a standard IIC protocol. The first 128 bytes of 

serial PD data are programmed and locked during module assembly. The remaining 128 bytes are available for use by the customer.