Texas Instruments IC FLPT TMS320C28346ZFET PBGA-256 TID TMS320C28346ZFET 데이터 시트

= Don’t care. Signal can be high or low during this time.

SPRS516D – MARCH 2009 – REVISED AUGUST 2012

A.

All XINTF accesses (lead period) begin on the rising edge of XCLKOUT. When necessary, the device will insert an
alignment cycle before an access to meet this requirement.

B.

During alignment cycles, all signals will transition to their inactive state.

C.

During inactive cycles, the XINTF address bus will always hold the last address put out on the bus except XA0, which
remains high. This includes alignment cycles.

D.

Timings are also relevant for XCLKOUT = 1/2 XTIMCLK and XCLKOUT = 1/4 XTIMCLK.

E.

XWE1 is valid only in 32-bit data bus mode.

F.

For

each

sample,

setup

time

from

the

beginning

of

the

access

can

be

calculated

as:

E = (XRDLEAD + XRDACTIVE -3 +n) t

c(XTIM)

– t

su(XRDYasynchL)XCOHL

where n is the sample number: n = 1, 2, 3, and

so forth.

G.

Reference for the first sample is with respect to this point: F = (XRDLEAD + XRDACTIVE –2) t

c(XTIM)

XTIMING register parameters used for this example (based on 300-MHz system clock):

≥

2

5

≥

0

1

0

N/A

(1)

N/A

(1)

N/A

(1)

1 = XREADY

(Async)

(1)

N/A = “Don’t care” for this example

Copyright © 2009–2012, Texas Instruments Incorporated

151

Product Folder Link(s):