Texas Instruments TPS61050-269 Evaluation Board TPS61050EVM-269 TPS61050EVM-269 TPS61050EVM-269 데이터 시트

The master generates further SCL cycles to either transmit data to the slave (R/W bit 1) or receive data from the
slave (R/W bit 0). In either case, the receiver needs to acknowledge the data sent by the transmitter. So an
acknowledge signal can either be generated by the master or by the slave, depending on which one is the
receiver. 9-bit valid data sequences consisting of 8-bit data and 1-bit acknowledge can continue as long as
necessary.

To signal the end of the data transfer, the master generates a stop condition by pulling the SDA line from low to
high while the SCL line is high (see

). This releases the bus and stops the communication link with the

addressed slave. All I

2

C compatible devices must recognize the stop condition. Upon the receipt of a stop

condition, all devices know that the bus is released, and they wait for a start condition followed by a matching
address.

Attempting to read data from register addresses not listed in this section will result in 00h being read out.

24