Texas Instruments EVM for Piezo Haptic Driver with Boost, Digital Front End, and Internal Waveform Memory DRV2667EVM-CT DRV2667EVM-CT 데이터 시트

SLOS751A – MARCH 2013 – REVISED JANUARY 2014

The DRV2667 takes the typical battery range used in portable applications (3.0 V to 5.5 V) and creates a
boosted supply rail with an integrated DC-DC converter. This boosted supply rail is fed to an internal,
high-voltage, fully-differential amplifier that is capable of driving capacitive loads such as piezos with signals up
to 200 V

PP

.

The DRV2667 digital front-end has four modes of operation:

1. FIFO Mode

2. Direct Playback from RAM

3. Waveform Synthesis Mode

4. Analog Bypass Mode

The first three modes accept 8-bit digital haptic waveform data over an I

2

C compatible bus. The FIFO Mode is

intended to accept waveforms directly from the application processor in real-time. For the Direct Playback from
RAM and Waveform Synthesis modes, the DRV2667 processing engine plays waveforms that have been stored
by the user into the internal 2 kB, on-chip RAM.

In each of these modes, data is read out from memory (FIFO or RAM) at an 8 kHz sampling rate and fed into a
digital-to-analog converter (DAC). The DAC then drives the high-voltage amplifier. Alternatively, the DRV2667
can accept analog waveforms that are multiplexed into the high voltage amplifier directly through the IN+ and IN-
pins when the Analog Bypass Mode is selected.

The DRV2667 includes a 100 byte FIFO for real-time haptic waveform playback. This mode (Mode 1) is utilized
when the user writes directly to the I

2

C FIFO entry address (0x0B). When the first data byte is written to the

FIFO, the device will go through the proper startup sequence and begin outputting the waveform automatically.
An internal timing sequence will wait approximately 2 ms before the first data is sent through the DAC and output
by the device. The data plays out of the FIFO at an 8 kHz sample rate. It is important that the data values start
and end at or near the mid-scale code (0x00) to avoid large steps at the beginning and end of the waveform.
Once the FIFO is empty, the device will wait for the timeout period, and then enter an idle state.

Since the speed of the serial interface could be faster than the read-out rate of the FIFO, the device will not
acknowledge, or NAK, if the FIFO is full during a FIFO write transaction. If at any time the FIFO becomes
completely full, the FIFOFull bit will be set. When in this condition, the FIFO cannot accept more data without
overwriting previous data that has not yet been played. If this occurs, the user must wait until data has had a
chance to empty from the FIFO before sending more data. The data should be resent starting at the byte that
received a NAK.

Any multi-byte I

2

C write to the FIFO register is treated as a continuous write to the FIFO. Multi-byte writes are

preferred for optimum performance. The FIFO interprets the incoming data as 2’s complement. This means the
maximum full-scale code is 0x7F, the maximum negative voltage is 0x80, and the mid-scale is 0x00.

10

Copyright © 2013–2014, Texas Instruments Incorporated

Product Folder Links: