Texas Instruments 180 to 100 Pin DIMM Adapter TMDSADAP180TO100 TMDSADAP180TO100 데이터 시트

SPRS825C – OCTOBER 2012 – REVISED FEBRUARY 2014

The Concerto MCU has two external reset pins: XRS for the Master and Control Subsystems and ARS for
the Analog Subsystem. Texas Instruments (TI) recommends that these two pins be externally tied together
with a board signal trace.

The XRS pin can receive an external reset signal from outside into the chip, and the pin can drive a reset
signal out from inside of the chip. A reset pulse driven into the XRS pin resets the Master and Control
Subsystems. A reset pulse can also be driven out of the XRS pin by the Power-On Reset (POR) block of
the Master and Control Subsystems (see

). A reset pulse can be driven out of the XRS pin

when the two Cortex-M3 Watchdogs or the Cortex-M3 NMI Watchdog time out.

There are some requirements on the XRS pin:

1. During power up, the XRS pin must be held low for at least eight X1 cycles after the input clock is

stable. This requirement is to enable the entire device to start from a known condition.

2. TI recommends that no voltage larger than 0.7 V be applied to any pin prior to powering up the device.

Voltages applied to pins on an unpowered device can lead to unpredictable results.

The ARS pin can receive an external reset signal from outside into the chip, and the pin can drive a reset
signal out from inside of the chip. A reset pulse driven into the ARS pin resets the Analog Subsystem. A
reset pulse can be driven out of the ARS pin by the POR block of the Analog Subsystem.

shows the resets.

The Cortex-M3 CPU and NVIC (Nested Vectored Interrupt Controller) are both reset by the POR or the
M3SYSRST reset signal. In both cases, the Cortex-M3 CPU restarts program execution from the address
provided by the reset entry in the vector table. A register can later be referenced to determine the source
of the reset. The M3SYSRST signal also propagates to the Cortex-M3 peripherals and the rest of the
Cortex-M3 Subsystem.

The M3SYSRST has four possible sources: XRS, M3WDOGS, M3SWRST, and M3DBGRST. The
M3WDOGS is set in response to time-out conditions of the two Cortex-M3 Watchdogs or the Cortex-M3
NMI Watchdog. The M3SWRST is a software-generated reset output by the NVIC. The M3DBGRS is a
debugger-generated reset that is also output by the NVIC. In addition to driving M3SYSRST, these two
resets also propagate to the C28x Subsystem and the Analog Subsystem.

The M3RSNIN bit can be set inside the CRESCNF register to selectively reset the C28x Subsystem from
the Cortex-M3, and ACIBRST bit of the same register selectively resets the Analog Common Interface
Bus. In addition to driving reset signals to other parts of the chip, the Cortex-M3 can also detect a
C28SYSRST reset being set inside the C28x Subsystem by reading the CRES bit of the CRESSTS
register.

Cortex-M3 software can also set bits in the SRCR register to selectively reset individual Cortex-M3
peripherals, provided they are enabled inside the DC (Device Configuration) register. The Reset Cause
register (MRESC) can be read to find out if the latest reset was caused by External Reset, POR,
Watchdog Timer 0, Watchdog Timer 1, or Software Reset from NVIC.

Copyright © 2012–2014, Texas Instruments Incorporated

37

Product Folder Links: