Texas Instruments 180 to 100 Pin DIMM Adapter TMDSADAP180TO100 TMDSADAP180TO100 데이터 시트

SPRS825C – OCTOBER 2012 – REVISED FEBRUARY 2014

The internal 1.2-V VREG generates V

DD12

power from V

DDIO

. The 1.2-V VREG is enabled by pulling the

VREG12EN pin to a low state. When enabled, the 1.2-V VREG internally provides 1.2 V to digital logic
associated with the processors, memory, and peripherals of the Digital Subsystem.

When the internal 1.2-V VREG function is enabled, the 1.2 V power no longer has to be provided
externally; however, the minimum and maximum capacitance required for each V

DD12

pin to stabilize the

internally generated voltages are 250 nF and 750 nF, respectively. These load capacitors are not required
if the internal 1.2-V VREG is disabled and the 1.2 V is provided from an external supply.

Note that while removing the need for an external power supply, enabling the internal VREG might affect
the V

DDIO

power consumption.

The Analog and Digital Subsystems' each have a POR circuit that creates a clean reset throughout the
device enabling glitchless GPIOs during the power-on procedure. The POR function keeps both ARS and
XRS driven low during device power up.

While in most applications, the POR generated reset has a long enough duration to also reset other
system ICs, some applications may require a longer lasting pulse. In these cases, the ARS and XRS reset
pins (which are open-drain) can also be driven low to match the time the device is held in a reset state
with the rest of the system.

When POR drives the ARS and XRS pins low, the POR also resets the digital logic associated with both
subsystems and puts the GPIO pins in a high impedance state.

In addition to the POR reset, the Digital Subsystem’s Resets block also receives reset inputs from the
NVIC, the Cortex-M3 Watchdogs (0, 1), and from the Cortex-M3 NMI Watchdog. The resulting reset
output signal is then fed back to the XRS pin after being AND-ed with the POR reset (see

On a related note, only the Master Subsystem comes out of reset immediately following a device power
up. The Control and Analog Subsystems continue to be held in reset until the Master Processor (Cortex-
M3) brings them out of reset by writing a "1" to the M3RSNIN and ACIBRST bits of the CRESCNF
Register (see

In most Concerto applications, TI recommends that the ARS and XRS pins be tied together by external
means such as through a signal trace on a PCB board. Tying the ARS and XRS pins together ensures
that all reset sources will cause both the Analog and Digital Subsystems to enter the reset state together,
regardless of where the reset condition occurs.

44

Copyright © 2012–2014, Texas Instruments Incorporated

Product Folder Links: