Texas Instruments 180 to 100 Pin DIMM Adapter TMDSADAP180TO100 TMDSADAP180TO100 데이터 시트

SPRS825C – OCTOBER 2012 – REVISED FEBRUARY 2014

1100000 b

x 96

1100001 b

x 97

1100010 b

x 98

1100011 b

x 99

1100100 b

x 100

1100101 b

x 101

1100110 b

x 102

1100111 b

x 103

1101000 b

x 104

1101001 b

x 105

1101010 b

x 106

1101011 b

x 107

1101100 b

x 108

1101101 b

x 109

1101110 b

x 110

1101111 b

x 111

1110000 b

x 112

1110001 b

x 113

1110010 b

x 114

1110011 b

x 115

1110100 b

x 116

1110101 b

x 117

1110110 b

x 118

1110111 b

x 119

1111000 b

x 120

1111001 b

x 121

1111010 b

x 122

1111011 b

x 123

1111100 b

x 124

1111101 b

x 125

1111110 b

x 126

1111111 b

x 127

The USB PLL uses the reference clock selectable between the input clock arriving at the XCLKIN pin, or
the internal OSCCLK (originating from the external crystal or oscillator via the X1/X2 pins). An input mux
selects the source of the USB PLL reference based on the UPLLCLKSRC bit of the UPLLCTL Register
(see

). The input clock is multiplied by an integer multiplier and a fractional multiplier as selected

by the UPLLIMULT and UPLLFMULT fields of the UPLLMULT register. For example, to achieve PLL
multiply of 28.5, the integer multiplier should be set to 28, and the fractional multiplier to 0.5. The output
clock from the USB PLL must always be 240 MHz. The PLL output clock is then divided by 4—resulting in
60 MHz that the USB needs—before entering a mux that selects between this clock and the PLL input
clock (used in the PLL bypass mode). The PLL bypass mode is selected by setting the UPLLIMULT field
of the UPLLMULT register to 0. The output clock from the mux becomes the USBPLLCLK (there is not
another clock divider).

shows the USB PLL function and configuration examples.

and

list the integer multiplier configuration values.

Copyright © 2012–2014, Texas Instruments Incorporated

51

Product Folder Links: