Texas Instruments LM5019 Isolated Bias Supply Evaluation Board LM5019ISOEVAL/NOPB LM5019ISOEVAL/NOPB 데이터 시트

UVLO

3

RON

4

RTN

1

VIN

2

8   

SW

7   

BST

6   

VCC

5   

FB

C

IN

C

VCC

SNVS788E – JANUARY 2012 – REVISED DECEMBER 2013

A proper layout is essential for optimum performance of the circuit. In particular, the following guidelines should
be observed:

1. C

IN

: The loop consisting of input capacitor (C

IN

), V

IN

pin, and RTN pin carries switching currents. Therefore,

the input capacitor should be placed close to the IC, directly across V

IN

and RTN pins and the connections to

these two pins should be direct to minimize the loop area. In general it is not possible to accommodate all of
input capacitance near the IC. A good practice is to use a 0.1

μF or 0.47 μF capacitor directly across the V

IN

and RTN pins close to the IC, and the remaining bulk capacitor as close as possible (see

).

2. C

VCC

and C

BST

: The V

CC

and bootstrap (BST) bypass capacitors supply switching currents to the high and

low side gate drivers. These two capacitors should also be placed as close to the IC as possible, and the
connecting trace length and loop area should be minimized (See

).

3. The Feedback trace carries the output voltage information and a small ripple component that is necessary for

proper operation of LM5019. Therefore, care should be taken while routing the feedback trace to avoid
coupling any noise to this pin. In particular, feedback trace should not run close to magnetic components, or
parallel to any other switching trace.

4. SW trace: The SW node switches rapidly between V

IN

and GND every cycle and is therefore a possible

source of noise. The SW node area should be minimized. In particular, the SW node should not be
inadvertently connected to a copper plane or pour.

16

Copyright © 2012–2013, Texas Instruments Incorporated

Product Folder Links: