Texas Instruments CC2650DK 사용자 설명서

Divider

Clock gate

Conditional clock gate

Clock disabled when system CPU is in SLEEP or

DEEPSLEEP. Else clock is running.

Clock gate

Conditional clock gate

SYSBUS clock always running except when all below is true:

- System CPU is in DEEPSLEEP
- PRCM:SECDMACLKGDS.DMA_CLK_EN = 0
- PRCM:SECDMACLKGDS.CRYPTO_CLK_EN = 0
- RFCORE FW do not require bus access

SYSBUS clock gated

Conditional clock gate

Controlled by system CPU mode and

Conditional clock gate

Controlled by system CPU mode and

Conditional clock gate

Controlled by system CPU mode and

Conditional clock gate

Controlled by system CPU mode and

Conditional clock gate

Controlled by system CPU mode and

Conditional clock gate

Controlled by system CPU mode and

Conditional clock gate

Controlled by system CPU mode and
PRCM:UARTCLKGR/S/DS.CLK_EN

Conditional clock gate

Controlled by system CPU mode and

Conditional clock gate

Controlled by system CPU mode and

DMA controller

CRYPTO core

GPT [3:0]

GPIO

True random number gen.

SSI1

I2S

UART

SSI0

I C

2

SYSBUS clock

MCU clock

SCLK_HF in active and Idle modes. Selected by

AON_WUC:MCUCLK.PWR_DWN_SRC in standby mode.

0

1

Conditional divider

Controlled by system CPU mode and

If SCLK_HF sources MCU clock division ratio

is overridden to 2 if

0

AON interface

Watchdog timer

I/O controller

Wakeup interrupt controller

Event fabric

PERBUSULL clock

INFRASTRUCTURE clock

SCLK_LF

SCLK_HF

RFCORE_PD

VIMS_PD

CPU_PD

BUS_PD

PERIPH_PD

SERIAL_PD

MCU_AON

421

SWCU117A – February 2015 – Revised March 2015

Copyright © 2015, Texas Instruments Incorporated