Texas Instruments AM18x evaluation module with Wi-Fi TMDXEVMWIFI1808L TMDXEVMWIFI1808L 데이터 시트

SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014

Delay time, CLKS high to CLKR/X high for internal CLKR/X

1

t

d(CKSH-CKRXH)

1.5

23

ns

generated from CLKS input

2

t

c(CKRX)

Cycle time, CLKR/X

CLKR/X int

2P or 26.6

(3) (4) (5)

ns

3

t

w(CKRX)

Pulse duration, CLKR/X high or CLKR/X low

CLKR/X int

C - 2

(6)

C + 2

(6)

ns

CLKR int

-4

13

4

t

d(CKRH-FRV)

Delay time, CLKR high to internal FSR valid

ns

CLKR ext

2.5

23

CLKX int

-4

13

9

t

d(CKXH-FXV)

Delay time, CLKX high to internal FSX valid

ns

CLKX ext

1

23

CLKX int

-4

13

Disable time, DX high impedance following last data

12

t

dis(CKXH-DXHZ)

ns

bit from CLKX high

CLKX ext

-2

23

CLKX int

-4 + D1

(7)

13 + D2

(8)

13

t

d(CKXH-DXV)

Delay time, CLKX high to DX valid

ns

CLKX ext

1 + D1

(8)

23 + D2

(8)

Delay time, FSX high to DX valid

FSX int

-4

(9)

13

(9)

14

t

d(FXH-DXV)

ns

ONLY applies when in data

FSX ext

-2

(9)

23

(9)

delay 0 (XDATDLY = 00b) mode

(1)

CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also
inverted.

(2)

Minimum delay times also represent minimum output hold times.

(3)

Minimum CLKR/X cycle times must be met, even when CLKR/X is generated by an internal clock source. Minimum CLKR/X cycle times
are based on internal logic speed; the maximum usable speed may be lower due to EDMA limitations and AC timing requirements.

(4)

P = ASYNC3 period in ns. For example, when the ASYNC clock domain is running at 100 MHz, use 10 ns.

(5)

Use whichever value is greater.

(6)

C = H or L
S = sample rate generator input clock = P if CLKSM = 1 (P = ASYNC period)
S = sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)
H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
H = (CLKGDV + 1)/2 * S if CLKGDV is odd
L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even
L = (CLKGDV + 1)/2 * S if CLKGDV is odd
CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the maximum limit (see (4) above).

(7)

Extra delay from CLKX high to DX valid applies only to the first data bit of a device, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P

(8)

Extra delay from CLKX high to DX valid applies only to the first data bit of a device, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P

(9)

Extra delay from FSX high to DX valid applies only to the first data bit of a device, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P

Copyright © 2010–2014, Texas Instruments Incorporated

149

Product Folder Links: