Texas Instruments DP130 Dual-Source Evaluation Module DP130DSEVM DP130DSEVM 데이터 시트

SLLSE57D – APRIL 2011 – REVISED JULY 2013

The SN75DP130 I

2

C interface is enabled when EN and RSTN are input high. The SCL_CTL and SDA_CTL

terminals are used for I

2

C clock and I

2

C data respectively. The SN75DP130 I

2

C interface conforms to the two-

wire serial interface defined by the I

2

C Bus Specification, Version 2.1 (January 2000), and supports the standard

mode transfer up to 100 kbps.

The device address byte is the first byte received following the START condition from the master device. The 7
bit device address for SN75DP130 is factory preset to 01011xx with the two least significant bits being
determined by the ADDR_EQ 3-level control input.

clarifies the SN75DP130 target address.

BIT 7 (MSB)

BIT 6

BIT 5

BIT 4

BIT 3

BIT 2

BIT 1

BIT 0 (W/R)

0

1

0

1

1

ADDR1

ADDR0

0/1

Note: ADDR_EQ = LOW:

ADDR[1:0] = 00: W/R=58/59

ADDR_EQ = V

CC

/2:

ADDR[1:0] = 01: W/R=5A/5B;

ADDR_EQ = HIGH:

ADDR[1:0] = 10: W/R=5C/5D

The following procedure is followed to write to the SN75DP130 I

2

C registers:

1. The master initiates a write operation by generating a start condition (S), followed by the SN75DP130 7-bit

address and a zero-value "W/R" bit to indicate a write cycle

2. The SN75DP130 acknowledges the address cycle

3. The master presents the sub-address (I

2

C register within SN75DP130) to be written, consisting of one byte

of data, MSB-first

4. The SN75DP130 acknowledges the sub-address cycle

5. The master presents the first byte of data to be written to the I

2

C register

6. The SN75DP130 acknowledges the byte transfer

7. The master may continue presenting additional bytes of data to be written, with each byte transfer completing

with an acknowledge from the SN75DP130

8. The master terminates the write operation by generating a stop condition (P)

The following procedure is followed to read the SN75DP130 I

2

C registers:

1. The master initiates a read operation by generating a start condition (S), followed by the SN75DP130 7-bit

address and a one-value "W/R" bit to indicate a read cycle

2. The SN75DP130 acknowledges the address cycle

3. The SN75DP130 transmit the contents of the memory registers MSB-first starting at register 00h.

4. The SN75DP130 will wait for either an acknowledge (ACK) or a not-acknowledge (NACK) from the master

after each byte transfer; the I

2

C master acknowledges reception of each data byte transfer

5. If an ACK is received, the SN75DP130 transmits the next byte of data

6. The master terminates the read operation by generating a stop condition (P)

Note that no sub-addressing is included for the read procedure, and reads start at register offset 00h and
continue byte by byte through the registers until the I

2

C master terminates the read operation.

Refer to

for SN75DP130 local I

2

C register descriptions. Reads from reserved fields not described return

zeros, and writes are ignored.

Copyright © 2011–2013, Texas Instruments Incorporated

27

Product Folder Links: