Analog Devices AD9253 Evaluation Board AD9253-125EBZ AD9253-125EBZ 데이터 시트
제품 코드
AD9253-125EBZ
Data Sheet
AD9253
Rev. 0 | Page 7 of 40
Timing Diagrams
Refer to the Memory Map Register Descriptions section and Table 21 for SPI register settings.
D0–A
D0+A
D1–A
D1+A
FCO–
BYTEWISE
MODE
FCO+
D0–A
D0+A
D1–A
D1+A
FCO–
DCO–
DCO+
DCO+
CLK+
VIN±x
CLK–
DCO–
FCO+
BITWISE
MODE
SDR
DDR
1
006
5-
003
MSB
N – 17
D12
N – 17
D11
N – 17
D10
N – 17
D09
N – 17
D08
N – 17
D07
N – 17
D06
N – 17
MSB
N – 16
D12
N – 16
D11
N – 16
D10
N – 16
D09
N – 16
D08
N – 16
D07
N – 16
D06
N – 16
D05
N – 17
D04
N – 17
D03
N – 17
D02
N – 17
D01
N – 17
LSB
N – 17
0
N – 17
0
N – 17
D05
N – 16
D04
N – 16
D03
N – 16
D02
N – 16
D01
N – 16
LSB
N – 16
0
N – 16
0
N – 16
MSB
N – 17
D11
N – 17
D09
N – 17
D07
N – 17
D05
N – 17
D03
N – 17
D01
N – 17
0
N – 17
MSB
N – 16
D11
N – 16
D09
N – 16
D07
N – 16
D05
N – 16
D03
N – 16
D01
N – 16
0
N – 16
D12
N – 17
D10
N – 17
D08
N – 17
D06
N – 17
D04
N – 17
D02
N – 17
LSB
N – 17
0
N – 17
D12
N – 16
D10
N – 16
D08
N – 16
D06
N – 16
D04
N – 16
D02
N – 16
LSB
N – 16
0
N – 16
t
A
t
DATA
t
LD
t
EH
t
FCO
t
FRAME
t
PD
t
CPD
t
EL
N – 1
N
N + 1
Figure 2. 16-Bit DDR/SDR, Two-Lane, 1× Frame Mode (Default)