Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 데이터 시트

This block transmits frames in accordance with the Ethernet IEEE 802.3 CSMA/CD protocol.

Frame assembly starts by adding preamble and the start frame delimiter. Data is taken from the

transmit FIFO a word at a time. Data is transmitted least significant nibble first. If necessary,

padding is added to increase the frame length to 60 bytes. CRC is calculated as a 32-bit polyno-

mial. This is inverted and appended to the end of the frame, taking the frame length to a

minimum of 64 bytes. If the No CRC bit is set in the second word of the last buffer descriptor of a

transmit frame, neither pad nor CRC are appended.
In full-duplex mode, frames are transmitted immediately. Back-to-back frames are transmitted at

least 96 bit times apart to guarantee the interframe gap.
In half-duplex mode, the transmitter checks carrier sense. If asserted, it waits for it to de-assert

and then starts transmission after the interframe gap of 96 bit times. If the collision signal is

asserted during transmission, the transmitter transmits a jam sequence of 32 bits taken from the

data register and retries transmission after the back off time has elapsed.
The back-off time is based on an XOR of the 10 least significant bits of the data coming from the

transmit FIFO and a 10-bit pseudo random number. The number of bits used depends on the

number of collisions seen. After the first collision, 1 bit is used, after the second 2, and so on up

to 10. Above 10, all 10 bits are used. An error is indicated and no further attempts are made if 16

attempts cause collisions.
If transmit DMA underruns, bad CRC is automatically appended using the same mechanism as

jam insertion and the TX_ER signal is asserted. In a properly configured system, this should

never happen.
If the back pressure bit is set in the network control register in half duplex mode, the transmit

block transmits 64 bits of data, which can consist of 16 nibbles of 1011 or in bit-rate mode 64 1s,

whenever it sees an incoming frame to force a collision. This provides a way of implementing

flow control in half-duplex mode.

The start of an 802.3 pause frame is as follows:

The network configuration register contains a receive pause enable bit (13). If a valid pause

frame is received, the pause time register is updated with the frame’s pause time, regardless of

16

No CRC. When set, no CRC is appended to the current frame. This bit only needs to be set for the last buffer of a frame.

15

Last buffer. When set, this bit indicates the last buffer in the current frame has been reached.

14:11

Reserved

10:0

Length of buffer 

Transmit Buffer Descriptor Entry  (Continued)

Start of an 802.3 Pause Frame

0x0180C2000001

6 bytes

0x8808

0x0001

2 bytes

32058K

AVR32-01/12