Xilinx XAPP169 사용자 설명서

XAPP169 (v1.0) November 24, 1999

25

1-800-255-7778

R

Spartan devices are available in a range of densities and packages. The following criteria were 
used to select the device used in this application:

• I/O Pins. The design requires a total of 137 I/O pins. I/O pin requirements per block are 

summarized in FPGA Resource Usage Summary.

• Voltage. The design operates at 3.3V.

• Density. The estimated size of the design is 83,000 gates, with the usage broken out in 

• Performance. The highest clock speed used in the device is 64 MHz, used to clock the 

SDRAM controller state machines. The remaining logic runs at sub multiples of this clock 
rate.

• Packaging. The size constraints imposed on most modem designs dictates a high-density 

surface mount package.

Based on these criteria the device selected for this design is the XC2S100. This device offers 
100K gates density, 3.3V operation, 176 user I/O, and is packaged in a space saving FG256 
BGA package.

The design that has been outlined meets both original design objectives. Even with budgetary 
pricing the cost of the solution is well below $100. 

 shows the cost breakdown of the 

system. The design also has enough spare resources both in terms of CPU cycles and FPGA 
gates to support field upgrades. Operating at a core clock speed of 64 MHz, the RC32364 will 
provide enough performance for both audio decoding and user interface functions. By locking 
the audio decode functions in the instruction cache a significant increase in system 
performance as well as reduced power consumption is achieved.

This design also illustrates how manufacturers can create designs that the optimized 
integration of an ASIC while supporting the manufacturing and field upgrade flexibility of an 
FPGA.

CPU

25

51

LCD Display

58

9

IRDA

59

3

USB

21

3

DAC

23

5

ADC

0

3

SDRAM

100

9

FLASH

100

10

CompactFlash

100

17

Memory Address Bus

4

11

Memory Data Bus

10

16