Texas Instruments TMS320DM643x 사용자 설명서

If the PLL is not powered down (PLLPWRDN bit in PLLCTL is cleared to 0) and the PLL stabilization time
is previously met (step 7 in

), follow this procedure to change PLL2 multiplier.

1. Before changing the PLL frequency, switch to PLL bypass mode:

a. Clear the PLLENSRC bit in PLLCTL to 0 to allow PLLCTL.PLLEN to take effect.
b. Clear the PLLEN bit in PLLCTL to 0 (select PLL bypass mode).
c. Wait for 4 MXI cycles to ensure PLLC switches to bypass mode properly.

2. Clear the PLLRST bit in PLLCTL to 0 (reset PLL).
3. Clear the PLLDIS bit in PLLCTL to 0 (enable the PLL) to allow PLL outputs to start toggling. Note that

the PLLC is still at PLL bypass mode; therefore, the toggling PLL output does not get propagated to
the rest of the device.

4. Program the required multiplier value in PLLM.
5. If necessary, program PLLDIV1 and PLLDIV2 registers to change the SYSCLK1 and SYSCLK2 divide

values:

a. Check for the GOSTAT bit in PLLSTAT to clear to 0 to indicate that no GO operation is currently in

progress.

b. Program the RATIO field in PLLDIV1 and PLLDIV2 with the desired divide factors. For PLLC2,

there is no specific frequency ratio requirements between SYSCLK1 and SYSCLK2. Make sure in
this step you leave the PLLDIV1.D1EN and PLLDIV2.D2EN bits set (default).

c. Set the GOSET bit in PLLCMD to 1 to initiate a new divider transition. During this transition,

SYSCLK1 and SYSCLK2 are paused momentarily.

d. Wait for N number of PLLDIVn source clock cycles to ensure divider changes have completed. See

for the formula on calculating the number of cycles N.

e. Wait for the GOSTAT bit in PLLSTAT to clear to 0.

6. Wait for PLL to reset properly. See the device-specific data manual for PLL reset time.
7. Set the PLLRST bit in PLLCTL to 1 to bring the PLL out of reset.
8. Wait for PLL to lock. See the device-specific data manual for PLL lock time.
9. Set the PLLEN bit in PLLCTL to 1 to remove the PLL from bypass mode.

46

SPRU978E – March 2008