Texas Instruments TMS320DM355 Manual Do Utilizador

SPRS463A – SEPTEMBER 2007 – REVISED SEPTEMBER 2007

After POR, warm reset, and max reset, the PLLs and clocks are set to their default configurations. The
PLLs are in bypass mode and disabled by default. This means that the input reference clock at MXI1
(typically 24 MHz) drives the chip after reset. For more information on device clocking, see

and

. The default state of the PLLs is reflected in the default state of the register bits in the

PLLC registers. Refer the the ARM Subsystem User's Guide for PLLC register descriptions.

Only a subset of modules are enabled after reset by default.

shows which modules are

enabled after reset.

as shows that the following modules are enabled depending on the

sampled state of the device configuration pins: EDMA (CC and TC0), AEMIF, MMC/SD0, UART0, and
Timer0. For example, UART0 is enabled after reset when the device configuration pins (BTSEL[1:0] = 11 -
Enable UART) select UART boot mode. For more information on module configuration refer to the ARM
Subsystem User's Guide.

81