Intel Z520PT CH80566EE014DT Ficha De Dados

20  

 

Datasheet 

When both threads have entered the C6 state and the L2 cache has been shrunk down 

to zero ways, the processor will enter the Package Deep Power Down Technology 

state. To do so, the processor saves its architectural states in the on-die SRAM that 

resides in the V

CCP

 domain. At this point, the core V

CC

 will be dropped to the lowest 

core voltage (closer to 0.3 V). The processor is now in an extremely low-power state. 

While in this state, the processor does not need to be snooped as all the caches were 

flushed before entering the C6 state.  

The Deep Power Down Technology exit sequence is triggered by the chipset when it 

detects a break event. It de-asserts the DPRSTP#, DPSLP#, SLP#, and STPCLK# pins 

to return to C0. At DPSLP# de-assertion, the core V

CC

 ramps up to the LFM value and 

the processor starts up its internal PLLs. At SLP# de-assertion the processor is reset 

and the architectural state is read back into the threads from an on-die SRAM.  

Refer to Figure 3 and Figure 4 for Deep Power Down Technology entry sequence and 

exit sequences.  

Thread 1

TC0

Thread 0

DPSLP#

assert

DPRSTP#

assert

SLP#

assert

STPCLK#

assert

State 

Save

Level 6 

I/O Read 

State 

Save

MWAIT C6

or Level 6 

I/O Read 

MWAIT C6

or Level 6 

I/O Read 

TC1

TC6

TC6

Package 

C6

L2 

Shrink

 

NOTE:  Deep Power Down Technology is referred to as C6 in the above figure. 

DPRST#  

deassert

Package 

C6

H/W 

Reset

Ucode reset 

and state 

restore 

(TC1) 

TC0

DPSL#  

deassert

SLP#  

deassert

STPCLK#  

deassert

TC0

Ucode reset 

and state 

restore 

(TC0)