Manualsbrain.com
  1. Manuais
  2. Marcas
  3. Microchip Technology
  4. MA330024
  5. Ficha De Dados

Microchip Technology MA330024 Ficha De Dados

Download
Página de 462
dsPIC33FJ32GS406/606/608/610 and dsPIC33FJ64GS406/606/608/610
DS70000591F-page 128
 2009-2014 Microchip Technology Inc.
REGISTER 7-1:
SR: CPU STATUS REGISTER
(
)
REGISTER 7-2:
CORCON: CORE CONTROL REGISTER
(
)
R-0
R-0
R/C-0
R/C-0
R-0
R/C-0
R-0
R/W-0
OA
OB
SA
SB
OAB
SAB
DA
DC
bit 15
bit 8
R/W-0
R/W-0
(
R/W-0
R-0
R/W-0
R/W-0
R/W-0
R/W-0
IPL2
(
IPL1
)
IPL0
(
)
RA
N
OV
Z
C
bit 7
bit 0
Legend:
C = Clearable bit
R = Readable bit
W = Writable bit
U = Unimplemented bit, read as ‘0’
-n = Value at POR
‘1’ = Bit is set
‘0’ = Bit is cleared
x = Bit is unknown
bit 7-5
IPL<2:0>: CPU Interrupt Priority Level Status bits
(
,
111
 = CPU Interrupt Priority Level is 7 (15), user interrupts are disabled
110
 = CPU Interrupt Priority Level is 6 (14)
101
 = CPU Interrupt Priority Level is 5 (13)
100
 = CPU Interrupt Priority Level is 4 (12)
011
 = CPU Interrupt Priority Level is 3 (11)
010
 = CPU Interrupt Priority Level is 2 (10)
001
 = CPU Interrupt Priority Level is 1 (9)
000
 = CPU Interrupt Priority Level is 0 (8)
Note 1:
For complete register details, see 
.
2:
The IPL<2:0> bits are concatenated with the IPL<3> bit (CORCON<3>) to form the CPU Interrupt Priority 
Level. The value in parentheses indicates the IPL if IPL<3> = 1. User interrupts are disabled when 
IPL<3> = 1.
3:
The IPL<2:0> Status bits are read-only when NSTDIS (INTCON1<15>) = 1.
U-0
U-0
U-0
R/W-0
R/W-0
R-0
R-0
R-0
—
—
—
US
EDT
DL2
DL1
DL0
bit 15
bit 8
R/W-0
R/W-0
R/W-1
R/W-0
R/C-0
R/W-0
R/W-0
R/W-0
SATA
SATB
SATDW
ACCSAT
IPL3
PSV
RND
IF
bit 7
bit 0
Legend:
C = Clearable bit
R = Readable bit
W = Writable bit
-n = Value at POR
‘1’ = Bit is set
0’ = Bit is cleared
‘x = Bit is unknown
U = Unimplemented bit, read as ‘0’
bit 3
IPL3: CPU Interrupt Priority Level Status bit 3
1
 = CPU Interrupt Priority Level is greater than 7
0
 = CPU Interrupt Priority Level is 7 or less
Note 1:
For complete register details, see 
.
2:
The IPL3 bit is concatenated with the IPL<2:0> bits (SR<7:5>) to form the CPU Interrupt Priority Level.