Справочник Пользователя для Fujitsu FR81S

CHAPTER 24: 16-BIT FREE-RUN TIMER 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : 16-BIT FREE-RUN TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

48 

Notes on operating specifications are explained. 

The CPCLR register in the free-run timer has a buffer function. Do not use a read-modify-write instruction 

when accessing this register. 



  Notes on setting by a program 

⋅

 

When you execute reset, the timer value becomes "0000

H

", however, the 0 detection interrupt flag will 

not be configured. 

⋅

 

Since the timer mode bit (MODE of the TCCS register) has a buffer, the timer mode changed after the 

0 detection becomes valid. 

⋅

 

Software clear (SCLR of the TCCS register is 1) initializes the timer, but it does not generate the 0 

detection interrupt. 

⋅

 

When you start counting while the compare value and count value match, the compare clear flag will 

not be configured. 

⋅

 

Set the value other than "0000

H

" for the compare value. When setting the value, consider that the 

following operation will happen. 

- When the timer mode bit (MODE in TCCS register) is in the up count mode, the timer value is 

updated to "0000

H

" and then is fixed to "0000

H

". The 0 detection interrupt flag and the compare 

clear flag continue to be set every count clock. 

- When the timer mode bit (MODE in TCCS register) is in the up down count mode, the timer value 

repeats the up count operation from "0000

H

" to "FFFF

H

". The 0 detection interrupt flag and the 

compare clear flag are set when the timer value and "0000

H

" match. 



  Notes on interrupts 

⋅

 

Always clear the interrupt flag (IRQZF) before setting the interrupt request enable bit (IRQZE) of the 

timer state control register (TCCS) to 1. 

⋅

 

Always clear the interrupt flag (ICLR) before setting the interrupt request enable bit (ICRE) of the 

timer state control register (TCCS) to 1. 



  Notes on accessing the TCCS register 

⋅

 

For the read-modify-write instruction, setting value will be read out from the MSI2 to MSI0/MSI5 to 

MSI3. 

⋅

 

For the normal reading mode, the counter value will be read out from the MSI2 to MSI0/MSI5 to 

MSI3. 

MN705-00010-1v0-E

955