Справочник Пользователя для Cypress Semiconductor 3025

Document Number: 002-xxxxx Rev. ** 

Page 30 of 42

In this section, use the numbers listed in the Reference column of each table to interpret the following timing diagrams.

The SPI interface supports clock speeds up to 12 MHz with VDDIO 

≥ 2.2V. The supported clock speed is 6 MHz when 2.2V > VDDIO 

≥ 1.62V.

 and 

 show the timing requirements when operating in SPI Mode 0 and 2, and SPI Mode 1 and 3, respectively.

1 

Delay time, UART_CTS_N low to UART_TXD valid 

– 

24 

Baud out cycles

2 

Setup time, UART_CTS_N high before midpoint of stop bit 

– 

10 

ns

3 

Delay time, midpoint of stop bit to UART_RTS_N high 

– 

2

Baud out cycles

1

Time from CSN asserted to first clock edge

1 SCK

100

?

2

Master setup time

–

¾ SCK

–

3

Master hold time

¾ SCK

–

–

4

Slave setup time

–

¾ SCK

–

5

Slave hold time

¾ SCK

–

–

6

Time from last clock edge to CSN deasserted

1 SCK

10 SCK

100