Справочник Пользователя для Intel 2760QM FF8062701065300

54

Datasheet, Volume 1

If a power state is not supported by the controller, the slave should acknowledge with 
command rejected (11b)

If the VR is in a low power state and receives a SetVID command moving the VID up, 
then the VR exits the low power state to normal mode (PS0) to move the voltage up as 
fast as possible. The processor must re-issue low power state (PS1, PS2, or PS3) 
command if it is in a low current condition at the new higher voltage. See 

Figure 7-2

 for 

VR power state transitions.

The processor addresses 4 different voltage rail control segments within VR12 (VCC, 
VCCD_01, VCCD_23, and VSA). The SVID data packet contains a 4-bit addressing 
code.

Notes:
1.

Check with VR vendors for determining the physical address assignment method for their controllers.

2.

VR addressing is assigned on a per voltage rail basis.

3.

Dual VR controllers will have two addresses with the lowest order address, always being the higher phase 
count.

4.

For future platform flexibility, the VR controller should include an address offset, as shown with +1 not 
used.

PS0

PS1

PS2

PS3

00

V

cc

01

V

sa

02

V

CCD_01

03

+1 not used

04

V

CCD_23

05

+1 not used