Техническая Спецификация для Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK

ARM DDI0198D

5-15

In cycle T1, a nonsequential request is made to address A and IRWAIT is asserted.

In cycle T2, IRSEQ is asserted because of the wait-state. IRWAIT is deasserted. IRCS 
is unknown.

In cycle T3, the access to A completes and a sequential request is made to A+1. IRSEQ 
is HIGH and IRWAIT is LOW

In cycle T4, the access to A+1 completes. No new request is issued. The values of 
IRSEQ and IRWAIT are unknown.

In cycle T5, a nonsequential request is made to address B and IRWAIT is asserted

In cycle T6, IRSEQ is asserted because of the wait-state. IRWAIT is deasserted, IRCS 
is unknown.

In cycle T7, the access to B completes.

For systems that also require DMA access to non zero wait state memories, the WAIT 
signal is used to stall the ARM92EJ-S processor for both wait states and DMA 
arbitration. Apart from the DRWD/IRWD write data signals, the information required 
to perform an access is only valid during the request cycle for that access. If a TCM 
access is postponed because of DMA, this information must be captured at the end of 
the request cycle. 

Figure 5-10 on page 5-16 shows an example of a system where DMA access is required 
to a memory that has a single wait state for nonsequential accesses. 

CLK

IRCS

IRWAIT

IRRD

T1

T2

T3

T4

T5

T6

IRADDR

A

A+1

I(A)

I(B)

IRSEQ

T7

B

I(A+1)