Техническая Спецификация для Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105

The initialization sequence is generated by software. The SDRAM devices are initialized by the

following sequence:
1. SDRAM features must be set in the configuration register: asynchronous timings (TRC,

TRAS, ...), number of column, rows, CAS latency, and the data bus width.

2. For mobile SDRAM, temperature-compensated self refresh (TCSR), drive strength (DS)

and partial array self refresh (PASR) must be set in the Low Power Register.

3. The SDRAM memory type must be set in the Memory Device Register.
4. An No Operation (NOP)command must be issued to the SDRAM devices to start the

SDRAM clock. The application must set Mode to 1 in the and perform a write access to

any SDRAM address.

5. A minimum pause of 200 µs is provided to precede any signal toggle.
6. An All Banks Precharge command must be issued to the SDRAM devices. The applica-

tion must set Mode to 2 in the Mode Register and perform a write access to any SDRAM

address.

7. Eight auto-refresh (CBR) cycles are provided. The application must set the Mode to 4 in

the Mode Register and performs a write access to any SDRAM location eight times. 

8. A Mode Register set (MRS) cycle must be issued to program the parameters of the

SDRAM devices, in particular CAS latency and burst length. The application must set

Mode to 3 in the Mode Register and perform a write access to the SDRAM. The write

address must be chosen so that BA[1:0] are set to 0. For example, with a 16-bit 128 MB

SDRAM (12 rows, 9 columns, 4 banks) bank address, the SDRAM write access should

be done at the address 0x20000000.

9. For mobile SDRAM initialization, an Extended Mode Register set (EMRS) cycle must be

issued to program the SDRAM parameters (TCSR, PASR, DS). The application must set

Mode to 5 in the Mode Register and perform a write access to the SDRAM. The write

address must be chosen so that BA[1] or BA[0] are set to 1. For example, with a 16-bit

128 MB SDRAM, (12 rows, 9 columns, 4 banks) bank address the SDRAM write access

should be done at the address 0x20800000 or 0x20400000.

10. The application must go into Normal Mode, setting Mode to 0 in the Mode Register and

performing a write access at any location in the SDRAM.

11. Write the refresh rate into the count field in the SDRAMC Refresh Timer register.

(Refresh rate = delay between refresh cycles). The SDRAM device requires a refresh

every 15.625 us or 7.81 us. With a 100 MHz frequency, the Refresh Timer Counter Reg-

ister must be set with the value 1562 (15.625 µs x 100 MHz) or 781 (7.81 µs x 100 MHz).

After initialization, the SDRAM devices are fully functional. 

32058K

AVR32-01/12