Техническая Спецификация для Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105

For CRC errored frames, excessive length frames or length field mismatched frames, all of

which are counted in the statistics registers, it is possible that a frame fragment might be stored

in a sequence of receive buffers. Software can detect this by looking for start of frame bit set in a

buffer following a buffer with no end of frame bit set.
For a properly working Ethernet system, there should be no excessively long frames or frames

greater than 128 bytes with CRC/FCS errors. Collision fragments are less than 128 bytes long.

Therefore, it is a rare occurrence to find a frame fragment in a receive buffer. 
If bit zero is set when the receive buffer manager reads the location of the receive buffer, then

the buffer has already been used and cannot be used again until software has processed the

frame and cleared bit zero. In this case, the DMA block sets the buffer not available bit in the

receive status register and triggers an interrupt.
If bit zero is set when the receive buffer manager reads the location of the receive buffer and a

frame is being received, the frame is discarded and the receive resource error statistics register

is incremented.
A receive overrun condition occurs when bus was not granted in time or because HRESP was

not OK (bus error). In a receive overrun condition, the receive overrun interrupt is asserted and

the buffer currently being written is recovered. The next frame received with an address that is

recognized reuses the buffer. 
If bit 17 of the network configuration register is set, the FCS of received frames shall not be cop-

ied to memory. The frame length indicated in the receive status field shall be reduced by four

bytes in this case.

Frames to be transmitted are stored in one or more transmit buffers. Transmit buffers can be

between 0 and 2047 bytes long, so it is possible to transmit frames longer than the maximum

length specified in IEEE Standard 802.3. Zero length buffers are allowed. The maximum number

of buffers permitted for each transmit frame is 128. 
The start location for each transmit buffer is stored in memory in a list of transmit buffer descrip-

tors at a location pointed to by the transmit buffer queue pointer register. Each list entry consists

of two words, the first being the byte address of the transmit buffer and the second containing

the transmit control and status. Frames can be transmitted with or without automatic CRC gen-

eration. If CRC is automatically generated, padding is also automatically generated to take

frames to a minimum length of 64 bytes. 

defines an entry in the transmit

buffer descriptor list. To transmit frames, the buffer descriptors must be initialized by writing an

appropriate byte address to bits 31 to 0 in the first word of each list entry. The second transmit

buffer descriptor is initialized with control information that indicates the length of the buffer,

whether or not it is to be transmitted with CRC and whether the buffer is the last buffer in the

frame.
After transmission, the control bits are written back to the second word of the first buffer along

with the “used” bit and other status information. Before a transmission, bit 31 is the “used” bit

which must be zero when the control word is read. It is written to one when a frame has been

transmitted. Bits 27, 28 and 29 indicate various transmit error conditions. Bit 30 is the “wrap” bit

which can be set for any buffer within a frame. If no wrap bit is encountered after 1024 descrip-

tors, the queue pointer rolls over to the start. 
The transmit buffer queue pointer register must not be written while transmit is active. If a new

value is written to the transmit buffer queue pointer register, the queue pointer resets itself to

32058K

AVR32-01/12