Техническая Спецификация для Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105

divide the output of the PLL by two and bring the clock in range of the max frequency of the

CPU.
When the PLL is switched on, or when changing the clock source or multiplication factor for the

PLL, the PLL is unlocked and the output frequency is undefined. The PLL clock for the digital

logic is automatically masked when the PLL is unlocked, to prevent connected digital logic from

receiving a too high frequency and thus become unstable. 

PLL with control logic and filters

PLLn is enabled by writing the PLLEN bit in the PLLn register. PLLOSC selects Oscillator 0 or 1

as clock source. The PLLMUL and PLLDIV bitfields must be written with the multiplication and

division factors, respectively, creating the voltage controlled ocillator frequency f

VCO 

and the PLL

frequency f

PLL

 :

f

VCO

 = (PLLMUL+1)/(PLLDIV) • f

OSC 

if PLLDIV > 0.

f

VCO

 = 2*(PLLMUL+1) • f

OSC 

if PLLDIV = 0.

If PLLOPT[1] field is set to 0:

f

PLL

 = f

VCO.

 

If PLLOPT[1] field is set to 1: 

f

PLL

 = f

VCO

 / 2

.

The PLLn:PLLOPT field should be set to proper values according to the PLL operating fre-

quency. The PLLOPT field can also be set to divide the output frequency of the PLLs by 2.
The lock signal for each PLL is available as a LOCKn flag in POSCSR. An interrupt can be gen-

erated on a 0 to 1 transition of these bits.

P h a s e

D e te c to r

O u tp u t

D iv id e r

0

1

O s c 0

c lo c k

O s c 1

c lo c k

P L L O S C

P L L O P T

P L L M U L

L o c k  b it

M a s k

P L L  c lo c k

In p u t

D iv id e r

P L L D IV

1 /2

P L L O P T [1 ]

0

1

V C O

f

v c o

f

P L L

L o c k

D e te c to r

32058K

AVR32-01/12