Техническая Спецификация для Intel III M 866 MHz BXM80530B866512

 

 Mobile Intel

® 

Pentium

®

 III Processor in BGA2 and Micro-PGA2 Packages at 1 GHz,  

900 MHz, 850 MHz, 800 MHz, 750 MHz, 700 MHz, Low-voltage 750 MHz, Low-voltage  

700 MHz, Low-voltage 600 MHz, Ultra Low-voltage 600 MHz and Ultra Low-voltage 500 MHz 

283653-002 Datasheet 

17 

The SMI# interrupt is recognized in the Auto Halt state. The return from the System Management 
Interrupt (SMI) handler can be to either the Normal state or the Auto Halt state. See the Intel® 
Architecture Software Developer’s Manual, Volume III: System Programmer’s Guide for more 
information. No Halt bus cycle is issued when returning to the Auto Halt state from the System 
Management Mode (SMM). 

The FLUSH# signal is serviced in the Auto Halt state. After the on-chip and off-chip caches have 
been flushed, the processor will return to the Auto Halt state without issuing a Halt bus cycle. 
Transitions in the A20M# and PREQ# signals are recognized while in the Auto Halt state. 

HS=false

HS=true

(!STPCLK#
and !HS) or

stop break

STPCLK# and

!QSE and SGA

Snoop
occurs

Snoop

serviced

STPCLK# and
QSE and SGA

(!STPCLK# and !HS)

or RESET#

Snoop

serviced

Snoop
occurs

!STPCLK#

and HS

STPCLK# and

!QSE and SGA

HLT and

halt bus cycle

halt

break

Snoop

serviced

Snoop
occurs

STPCLK# and
QSE and SGA

!STPCLK#

and HS

!SLP# or
RESET#

SLP#

BCLK

stopped

BCLK on

and !QSE

BCLK

stopped

BCLK on
and QSE

V0001-00

 

 

:    halt break – A20M#, BINIT#, FLUSH#, INIT#, INTR, NMI, PREQ#, RESET#, SMI# 

HLT – HLT instruction executed 
HS – Processor Halt State 
QSE – Quick Start State Enabled 
SGA – Stop Grant Acknowledge bus cycle issued 
stop break – BINIT#, RESET# 

The processor enters this mode with the assertion of the STPCLK# signal when it is configured for 
Stop Grant state (via the A15# strapping option). The processor is still able to respond to snoop 
requests and latch interrupts. Latched interrupts will be serviced when the processor returns to the 
Normal state. Only one occurrence of each interrupt event will be latched. A transition back to the