Philips S1D13505 用户手册

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Vancouver Design Center

Hardware Functional Specification

S1D13505

Issue Date: 01/02/02 

X23A-A-001-14

bits 4-0

HRTC/FPLINE Start Position Bits [4:0] 
For CRT and TFT/D-TFD, these bits specify the delay from the start of the horizontal non-display 
period to the leading edge of the HRTC pulse and FPLINE pulse respectively.

HRTC/FPLINE start position (pixels) = (HRTC/FPLINE Start Position Bits [4:0] + 1) 

×

 8 - 2

This register must be programmed such that
(REG[05h] + 1) 

≥

 (REG[06h] + 1) + (REG[07h] bits [3:0] +1)

bit 7

HRTC Polarity Select
This bit selects the polarity of the HRTC pulse to the CRT.
When this bit = 1, the HRTC pulse is active high.
When this bit = 0, the HRTC pulse is active low.

bit 6

FPLINE Polarity Select
This bit selects the polarity of the FPLINE pulse to TFT/D-TFD or passive LCD.
When this bit = 1, the FPLINE pulse is active high for TFT/D-TFD and active low for passive LCD. 
When this bit = 0, the FPLINE pulse is active low for TFT/D-TFD and active high for passive LCD.

bits 3-0

HRTC/FPLINE Pulse Width Bits [3:0]
For CRT and TFT/D-TFD, these bits specify the pulse width of HRTC and FPLINE respectively. 
For passive LCD, FPLINE is automatically created and these bits have no effect.

HRTC/FPLINE pulse width (pixels) = (HRTC/FPLINE Pulse Width Bits [3:0] + 1) 

×

 8

The maximum HRTC pulse width is 128 pixels.

This register must be programmed such that
(REG[05h] + 1) 

≥

 (REG[06h] + 1) + (REG[07h] bits [3:0] +1)

REG[06h]

RW

n/a

n/a

n/a

HRTC/
FPLINE Start 
Position Bit 4

HRTC/
FPLINE Start 
Position Bit 3

HRTC/
FPLINE Start 
Position Bit 2

HRTC/
FPLINE Start 
Position Bit 1

HRTC/
FPLINE Start 
Position Bit 0

REG[07h]

RW

HRTC 
Polarity 
Select

FPLINE 
Polarity 
Select

n/a

n/a

HRTC/
FPLINE Pulse 
Width Bit 3

HRTC/
FPLINE Pulse 
Width Bit 2

HRTC/
FPLINE Pulse 
Width Bit 1

HRTC/
FPLINE Pulse 
Width Bit 0

0

active high

active low

1

active low

active high