Fujitsu FR81S 用户手册

CHAPTER 3: CPU 

 

 

10. Memory Protection Function (MPU) 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CPU 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

49 

This section explains data access errors of the CPU. 

If the following conditions are satisfied during a data access, this is treated as a data access error and the 

access information at that time are stored in the data access error address register (DEAR) and data access 

error status register (DESR). However, if data access error information already exists in the above register 

(DESR.DAE =1), this is not overwritten.   

⋅

  System register access in user mode 

⋅

  Bus error during data access 

 

The operation after a bus error occurs during data access differs between accesses with buffering enabled 

and accesses with buffering disabled. System register accesses in user mode are always processed as illegal 

instruction exceptions (data access). 

If a data access error occurs during access to an unbufferable area, the CPU processes this as an illegal 

instruction exception (data access error). 

If a data access error occurs during access to a bufferable area, and if the data access error interrupt is 

enabled by MPU control register MPUCR.DEE =1, the data access error interrupt is triggered and the CPU 

performs data access error interrupt processing. If a data access error occurs during access to a bufferable 

area, because the CPU is executing a subsequence instruction, the PC saved when the data access error 

interrupt occurs is not the PC value for the instruction that performed the data access. 

If an illegal instruction exception (data access error) occurs during the execution of an instruction that 

performs multiple data accesses, the data accesses that had executed up until the error occurred are not 

cancelled. If an illegal instruction exception (data access error) occurs during the LDM0, LDM1, STM0, 

STM1, FLDM, or FSTM instructions, the list of remaining registers is stored in the exception status register 

ESR.RL, and the bit indicating a data access error ESR.INV6 is set. 

If an illegal instruction exception (data access error) occurs during the EIT processing sequence or the RETI 

instruction, the CPU is halted and can only be recovered by break interrupt or reset. 

 

MN705-00010-1v0-E

146