Intel 2760QM FF8062701065300 用户手册

Datasheet, Volume 1

59

Notes:
1.

Refer to 

Table 7-16

 for details on the R

ON 

(Buffer on Resistance) value for this signal.

Several configuration options can be configured by hardware. The processor samples 
its hardware configuration at reset, on the active-to-inactive transition of RESET_N, or 
upon assertion of PWRGOOD (inactive-to-active transition). For specifics on these 
options, refer to 

Table 7-7

.

The sampled information configures the processor for subsequent operation. These 
configuration options cannot be changed except by another reset transition of the 
latching signal (RESET_N or PWRGOOD). 

Notes:
1.

BIST_ENABLE is sampled at RESET_N de-assertion.

2.

This signal is sampled at PWRGOOD assertion.

Power / Ground

VCC, VTTA, VTTD, VCCD_01, VCCD_23,VCCPLL, VSA 
and VSS

Sense Points

VCC_SENSE
VSS_VCC_SENSE
VSS_VTTD_SENSE
VTTD_SENSE
VSA_SENSE
VSS_VSA_SENSE

1.

Refer to 

Chapter 6, "Signal Descriptions,"

 for signal description details.

2.

DDR{0/1/2/3} refers to DDR3 Channel 0, DDR3 Channel 1, DDR3 Channel 2, and DDR3 Channel 3.

3.

ECC DIMMs are not supported on the processor; thus, these signals are not used.

BCLK_SELECT[1:0]

Pull up

VTT

2K

Ohm

BIST_ENABLE

Pull Up

VTT

2K

Ohm

EAR_N

Pull Up

VTT

2K

Ohm

1

BCLK input select

BCLK_SELECT[1:0]

Execute BIST (Built-In Self Test)

BIST_ENABLE

1

Power-up Sequence Halt for ITP configuration

EAR_N

2