Acorn Products Z80 SECOND PROCESSSOR 409 用户手册

As can be seen from Fig. 6 and Tables 1 and 2, each numbered register 
(e.g. register 1) is actually two registers, one for reading and one 
for  writing.  The  register  selected  is  determined  by R/W on the Post 
system  and  by  NRDS/NWDS  on  the  Parasite  system  (see  Tube  Pinout 
Diagram).

Only  registers  2  and  4  are  simple  latches;  register  3  is  a  2-byte 
FIFO  in  each  direction  and  register  1  is  a  24-byte  FIFO  from  the 
Parasite  (Z80)  to  the  Post,  but  a  simple  latch  from  Post  to  the  '
Parasite.  The  Tube  produces  maskable  and  non-maskable  interrupts  to 
the Parasite (see sections 5.6 and 5.3) and a reset signal (section 
5.5).
The Z80 IORQ and M1 signals are decoded to detect an I/O cycle by the 
OR  gate  IC22A,  which  provides  the  signal  which,  via  the  De-sync 
circuit, initiates the chip-select, PCS, to the Tube. The Tube thus 
occupies  all  of  the  Z80  I/O  map,  the  four  data  registers  and  four 
associated  status  registers  reflecting  throughout  the  possible  256 
addresses.

5.10.2 Tube Pinout