Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK Data Sheet

4-6

ARM DDI0198D

Table 4-3 gives the CP15 c1 C and M bit settings for DCache, and the associated 
behavior. 

Table 4-4 gives the page table C and B bit settings for the DCache (CP15 c1 C bit = M 
bit = 1), and the associated behavior. 

0

0

DCache disabled. All data accesses are to the external memory.

1

0

DCache enabled, MMU disabled. The C bit is overriden by the M bit 
setting, which means that the DCache is effectively disabled. All 
data accesses are noncachable, nonbufferable, with no protection 
checks. All addresses are flat mapped, that is VA = MVA = PA.

1

1

DCache enabled, MMU enabled. All data accesses are cachable or 
noncachable depending on the page descriptor C bit and B bit (see 
Table 4-4), and protection checks are performed. All addresses are 
remapped from VA to PA, depending on the MMU page table entry, 
that is the VA is translated to an MVA, and the MVA is remapped to 
a PA.

0

0

Noncachable, 
nonbufferable

DCache disabled. Read from external memory. Write as 
a nonbuffered store(s) to external memory. DCache is not 
updated.

0

1

Noncachable, 
bufferable

DCache disabled. Read from external memory. Write as 
a buffered store(s) to external memory. DCache is not 
updated.

1

0

Write-through

DCache enabled:

Read from DCache 

Linefill

Write to the DCache, and buffered store 
to external memory

Buffered store to external memory