Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK Data Sheet

5-18

ARM DDI0198D

In cycle T5, the access to A completes. A sequential request is made to A+1. There is 
no DMA activity.

In cycle T6, the access to A+1 completes. A sequential request is made to A+2. There 
is no DMA activity

In cycle T7, the access to A+2 completes. No request is made and DRCS is deasserted. 
A DMA access to address C starts and DRWAIT is asserted using DMAWAIT. 

In cycle T8, DRWAIT remains HIGH because of DMA access. No request is made, and 
DRCS remains LOW. 

In cycle T9, the DMA access to C completes. A nonsequential request is made to 
address D.