Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK Data Sheet

ARM DDI0198D

6-7

•

If the ARM926EJ-S processor is to be used in a single-layer AHB system, each of the 
two BIU masters must be treated as being unique.

The simplest way of integrating the two ARM926EJ-S bus masters into a single-layer 
AHB system is for each master to be a separate requestor into the AHB arbiter, the same 
as for any multi-master system. The data master normally has higher arbitration priority 
than the instruction master.

 The ARM926EJ-S instruction AHB interface does not perform locked transfers so 
IHLOCK is always driven LOW.

DHCLKEN and IHCLKEN must be tied together, as described in AHB clocking on 
page 6-10. If HCLK and CLK are the same frequency, DHCLKEN and IHCLKEN 
must be tied HIGH.

Because of the handover cycle when transferring ownership of the bus, a nongranted bus 
master incurs an extra cycle of latency to get onto the bus if the bus is currently idle. 
This means that if the data BIU is the default bus master, it can start AHB transactions 
a cycle earlier than the instruction BIU (nondefault bus master), which must wait for 
ownership of the bus to be handed over. 

This cycle of latency only exists for the first transaction. If the instruction BIU is 
prefetching instructions, for example, it can perform back-to-back requests and 
maintain ownership of the bus until a higher priority bus master is granted.

Figure 6-1 on page 6-8 shows an example of a Multi-layer AHB system. In this example 
the I-interface labeled I-side, and the D-interface labeled D-side are configured through 
an interconnect matrix to have access to four slave ports. If the two AHB interfaces, 
known as layers, require access to the same slave at the same time, then an arbitration 
process within the interconnect matrix determines the layer that has the highest priority. 
Under this system D-side can have access to any slave port that I-side is not using at that 
time, which increases the overall bus bandwidth available.