Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

In both read and write modes, it may happen that THR/RHR buffer is not filled /emptied before

the emission/reception of a new character. In this case, to avoid sending/receiving undesired

data, a clock stretching mechanism is implemented.

The clock is tied low if the shift register is empty and if a STOP or REPEATED START condition

was not detected. It is tied low until the shift register is loaded.

Figure 24-26 on page 242 

describes the clock synchronization in Read mode.

Clock Synchronization in Read Mode

Notes: 1. TXRDY is reset when data has been written in the TH to the shift register and set when this data has been acknowledged or

non acknowledged. 

2. At the end of the read sequence, TXCOMP is set after a STOP or after a REPEATED_START + an address different from

SADR.

3. SCLWS is automatically set when the clock synchronization mechanism is started.

DATA1

The clock is stretched after the ACK, the state of TWD is undefined during clock stretching

SCLWS

SVACC

SVREAD

TXRDY

TWCK

TWI_THR

TXCOMP

The data is memorized in TWI_THR until a new value is written

TWI_THR is transmitted to the shift register

Ack or Nack from the master

D

D

DA

AATTTA

AA000

DATA2

1

2

1

CLOCK is tied low by the TWI

as long as THR is empty

S

SADR

S

R

DATA0

A

A

DATA1

A

DATA2

NA

S

XXXXXXX

2

Write THR

As soon as a START is detected

32058K AVR32-01/12