Atmel ATmega328P Xplained Mini MEGA328P-XMINI MEGA328P-XMINI Data Sheet

173

ATmega48A/PA/88A/PA/168A/PA/328/P [DATASHEET]

Atmel-8271H-AVR- ATmega-Datasheet_08/2014

 shows a block diagram of the clock generation logic.

Signal description:

Transmitter clock (Internal Signal).

Receiver base clock (Internal Signal).

Input from XCK pin (internal Signal). Used for synchronous slave operation.

Clock output to XCK pin (Internal Signal). Used for synchronous master
operation.

System clock frequency.

Internal clock generation is used for the asynchronous and the synchronous master modes of operation. The 
description in this section refers to 

.

The USART Baud Rate Register (UBRRn) and the down-counter connected to it function as a programmable 
prescaler or baud rate generator. The down-counter, running at system clock (f

osc

), is loaded with the UBRRn 

value each time the counter has counted down to zero or when the UBRRnL Register is written. A clock is 
generated each time the counter reaches zero. This clock is the baud rate generator clock output (= 
f

osc

/(UBRRn+1)). The Transmitter divides the baud rate generator clock output by 2, 8 or 16 depending on 

mode. The baud rate generator output is used directly by the Receiver’s clock and data recovery units. 
However, the recovery units use a state machine that uses 2, 8 or 16 states depending on mode set by the state 
of the UMSELn, U2Xn and DDR_XCKn bits.

Prescaling

Down-Counter

/2

UBRRn

/4

/2

foscn

UBRRn+1

Sync

Register

OSC

XCKn

Pin

txclk

U2Xn

UMSELn

DDR_XCKn

0

1

0

1

xcki

xcko

DDR_XCKn

rxclk

0

1

1

0

Edge

Detector

UCPOLn