ARM R4 Manuale Utente

ARM DDI 0363E

11-6

ID013010

 The CP14 debug instructions are defined as having Opcode_1 set to 0.

Table 11-3 shows the complete list of memory-mapped registers accessible at the APB slave 
interface.

 You must ensure that the base address of this 4KB register map is aligned to a 4KB boundary in 
physical memory.

MRC p14, 0, <Rd>, c0, c0, 0

DIDR

Debug Identification Register. See CP14 c0, Debug ID Register on 
page 11-10.

MRC p14, 0, <Rd>, c1, c0, 0

DRAR

Debug ROM Address Register. See CP14 c0, Debug ROM Address 
Register on page 11-12.

MRC p14, 0, <Rd>, c2, c0, 0

DSAR

Debug Self Address Register. See CP14 c0, Debug Self Address 
Offset Register on page 11-12.

MRC p14, 0, <Rd>, c0, c5, 0
STC p14, c5, <addressing mode>

DTRRX

Host to Target Data Transfer Register. See Data Transfer Register on 
page 11-18.

MCR p14, 0, <Rd>, c0, c5, 0
LDC p14, c5, <addressing mode>

DTRTX

Target to Host Data Transfer Register. See Data Transfer Register on 
page 11-18.

MRC p14, 0, <Rd>, c0, c1, 0
MRC p14, 0, PC, c0, c1, 0

DSCR

Debug Status and Control Register. See CP14 c1, Debug Status and 
Control Register on page 11-14.

0x000

c0

R

DIDR

0x004-0x014

c1-c5

R

-

RAZ

0x18

c6

RW

WFAR

0x01C

c7

RW

VCR

0x020

c8

R

-

RAZ

0x024

c9

RW

ECR

Not implemented in this processor. Reads as zero.

0x028

c10

RW

DSCCR

0x02C

c11

R

-

RAZ

0x030-0x07C

c12-c31

R

-

RAZ