Freescale Semiconductor 56F8322 ユーザーズマニュアル

Architecture Block Diagram

Freescale Semiconductor

9

Preliminary

Note: Features in italics are NOT available in the 56F8122 device and are shaded in the following figures.

The 56F8322/56F8122 architecture is shown in 

 and 

 illustrates how the

56800E  system  buses  communicate  with  internal  memories  and  the  IPBus  Bridge. 

  lists  the

internal buses in the 56800E architecture and provides a brief description of their function. 

shows the  peripherals  and  control  blocks  connected to  the  IPBus  Bridge.  The  figures  do  not  show  the
on-board  regulator  and  power  and  ground  signals.  They  also  do  not  show  the  multiplexing  between
peripherals  or  the  dedicated  GPIOs.  Please  see 

,  to  see  which

signals are multiplexed with those of other peripherals.

Also  shown  in 

  are  connections  between  the  PWM,  Timer  C  and  ADC  blocks.  These

connections allow the PWM and/or Timer C to control the timing of the start of ADC conversions. The
Timer C, Channel 2, output can generate periodic start (SYNC) signals to the ADC to start its conversions.
In another operating mode, the PWM load interrupt (SYNC output) signal is routed internally to the Timer
C, Channel 2, input  as indicated. The timer can then be used to introduce a controllable delay before
generating its output signal. The timer output then triggers the ADC. To fully understand this interaction,
please see the 56F8300 Peripheral User Manual for clarification on the operation of all three of these
peripherals.