Epson S1D13708 Benutzerhandbuch

Page 164

Vancouver Design Center

S1D13708

Hardware Functional Specification

X39A-A-001-02

Issue Date: 02/03/07

bit 5-4

PCLK2 Divide Rate Bits [1:0]
These bits specify the divide rate for PCLK2. This register is used for the TFT Type 3 
Interface and has no effect for all other panel interfaces.

bits 3-0

PCLK1 Divide Rate Bits [3:0]
These bits specify the divide rate for PCLK1. This register is used for the TFT Type 3 
Interface and has no effect for all other panel interfaces.

TFT Type 3 PCLK Divide Register
REG[DCh]

Read/Write

n/a

PCLK2 Divide Rate

PCLK1 Divide Rate

7

6

5

4

3

2

1

0