AMPAK Technology Inc. WSDT752BSC Benutzerhandbuch

Seite von 28
                                                                                               
 
Gigafu Technology Inc.
 
http://www.gigafu.com.tw/
 
Proprietary & Confidential Information         
6
 
May-14/2018   
4. Main CPU Overview 
The WSDT-752B_SC contains an ARM® Cortex™ M3 (CM3) 32-bit CPU, which runs 
the application and protocol stack in the product, and the protocol stack in the 
wireless network processor (WNP) products.   
4.1 CM3 Features   
  32-bit ARM Cortex-M3 architecture optimized for small-footprint embedded 
applications   
  Outstanding processing performance combined with fast interrupt handling   
  Thumb®-2 mixed 16- and 32-bit instruction set delivers the high performance 
expected of a 32-bit ARM core in a compact memory size usually associated 
with 8- and 16-bit devices, typically in the range of a few kilobytes of memory 
for microcontroller-class applications:   
  –Atomic bit manipulation (bit-banding), delivering maximum memory use and 
streamlined peripheral control   
  –Unaligned data access, enabling data to be efficiently packed into memory   
  Fast code execution permits slower processor clock or increases sleep mode 
time   
  Harvard architecture characterized by separate buses for instruction and data   
  Efficient process core, system and memories   
  Hardware division and fast digital-signal-processing oriented multiply 
accumulate   
  Saturating arithmetic for signal processing   
  Deterministic, high-performance interrupt handling for time-critical 
applications   
  Enhanced system debug with extensive breakpoint and trace capabilities   
  Serial wire trace reduce the number of pins required for debugging and 
tracing   
  Migration from the ARM7™ processor family for better performance and 
power efficiency   
  Optimized for single-cycle flash memory use   
  Ultra-low power consumption with integrated sleep modes   
  48 MHz operation – the operating frequency can be dynamically altered to 
minimize power requirements.   
 
1.25 DMIPS / MHz