Hynix HMT351U7CFR8A-PBT0 Benutzerhandbuch
Rev. 1.1 / Jul. 2013
12
4GB, 512Mx72 Module(2Rank of x8)
DQ4
DQ5
DQ6
DQ7
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ1
DQ2
DQ3
I/O 1
I/O 2
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I/O 2
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D0
D9
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I/O 7
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DQ9
DQ10
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I/O 1
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I/O 1
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D1
D10
I/O 4
I/O 5
I/O 5
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DQ21
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DQ17
DQ18
DQ19
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
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D2
D11
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DQ25
DQ26
DQ27
I/O 0
I/O 1
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I/O 1
I/O 2
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D3
D12
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DQ37
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DQ35
DQ33
DQ34
DQ35
I/O 0
I/O 1
I/O 2
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I/O 1
I/O 2
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D13
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I/O 5
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I/O 0
I/O 1
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I/O 1
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DQ45
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DQ41
DQ42
DQ43
I/O 0
I/O 1
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I/O 1
I/O 2
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D14
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I/O 7
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DQ53
DQ54
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DQ49
DQ50
DQ51
DQ49
DQ50
DQ51
I/O 0
I/O 1
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I/O 1
I/O 2
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D6
D15
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I/O 5
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I/O 0
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I/O 1
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I/O 4
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I/O 7
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DQ62
DQ63
DQ61
DQ62
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DQ59
DQ57
DQ58
DQ59
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D7
D16
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
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I/O 4
I/O 5
I/O 6
I/O 7
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
A0–A15
A0-A15: SDRAMs D0–D17
RAS
RAS: SDRAMs D0–D17
CAS
CAS: SDRAMs D0–D17
WE
WE: SDRAMs D0–D17
CKE1
CKE: SDRAMs D9–D17
BA0–BA2
BA0-BA2: SDRAMs D0–D17
DQ15
I/O 7
I/O 7
CB4
CB5
CB6
CB7
CB5
CB6
CB7
CB0
CB1
CB2
CB3
CB1
CB2
CB3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D8
D17
I/O 4
I/O 5
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I/O 7
I/O 5
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I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
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I/O 7
I/O 1
I/O 2
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I/O 4
I/O 5
I/O 6
I/O 7
DQS8
DM8
Vss
D0–D17
V
DD
/V
DD
Q
D0–D17
D0–D17
D0–D17
V
REF
DQ
SPD
V
DDSPD
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
DM CS DQS DQS
DM
CS DQS DQS
I/O 0
I/O 0
DM0
DM4
S0
S1
DQS0
DQS4
DQS0
DQS4
DM1
DM5
DQS1
DQS5
DQS1
DQS5
DM2
DQS2
DM6
DQS6
DQS2
DM3
DM7
DQS3
DQS7
DQS3
DQS7
DQS6
DQS8
ODT0
ODT: SDRAMs D0–D8
ODT1
ODT: SDRAMs D9–D17
CKE0
CKE: SDRAMs D0–D8
CK0
CK: SDRAMs D0–D8
CK0
CK: SDRAMs D0–D8
D0–D17
V
REF
CA
CK1
CK: SDRAMs D9–D17
CK1
CK: SDRAMs D9–D17
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
RESET
RESET: SDRAMs D0-D17
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DQS/ODT/DM/CKE/S relation-
ships must be maintained as shown.
3. DQ,CB,DM/DQS/DQS resistors;Refer to
associated topology diagram.
4. Refer to Section 3.1 of this document for
details on address mirroring.
5. For each DRAM, a unique ZQ resistor is
connected to ground.The ZQ resistor is
240ohm+-1%
6. One SPD exists per module.
A0
SPD(TS integrated)
A1
SA0
SA1
SDA
SCL
EVENT
SA2
A2
EVENT